Altera Quartus VERILOG - Страница 5

Страница: «« 1 2 3 4 5

Автор	Сообщение
RadioKoteg Участник с сен 2006 Киев Сообщений: 14486	Дата: 24 Май 2017 23:11:49 # Есть такой блок: always @(posedge GPIO_0[30]) begin if (S4et==1) F=F+ 1; else F=0; end Как обнулить F когда нет сигнала posedge GPIO_0[30]
RadioKoteg Участник с сен 2006 Киев Сообщений: 14486	Дата: 25 Май 2017 05:14:02 # Как обнулить F когда нет сигнала posedge GPIO_0[30] always @ (posedge GPIO_0[30] or posedge (S4et==0) ) begin if (S4et == 0 ) begin F_=0; end else begin F_=F_+ 1; end end
RadioKoteg Участник с сен 2006 Киев Сообщений: 14486	Дата: 26 Май 2017 13:40:24 # Как использовать не тактовый порт для PLL? My_PLL u2( .inclk0(CLOCK_50), .c0(GPIO_0[30]) ); CLOCK_50, CLOCK_27, EXT_CLOCK работают без проблем, как только ставишь другой порт ввода синтезатор на может создать модель и ругается с словами (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device

Страница: «« 1 2 3 4 5